مدلسازی غیر خطی یک حلقه قفل شده تاخیر
thesis
- وزارت علوم، تحقیقات و فناوری - دانشگاه صنعتی (نوشیروانی) بابل - دانشکده مهندسی برق و کامپیوتر
- author فاطمه غلامی
- adviser غلامرضا اردشیر حسین میارنعیمی
- Number of pages: First 15 pages
- publication year 1390
abstract
چکیده تاکنون مدل هایی که برای تحلیل یک حلقه قفل شده تاخیر ارائه شده است ، مدل های خطی بوده اند، اما به دلیل طبیعت غیر خطی یک dll ، این مدل ها اگرچه تقریب خوبی به دست می دهند اما هنوز نتوانسته اند نیاز طراحان را بر طرف سازند. از این رو در این پایان نامه سعی شده مدل غیرخطی دقیقی ارائه کنیم که بتواند به طراحان در تحلیل آن کمک کند. این مدل می تواند رفتار گذرای یک dll را تا رسیدن به حالت آرامش پیش بینی کند. از آنجایی که در حلقه های قفل شده تاخیر ، بلوک های پمپ شارژ به همراه آشکارساز فاز را می توان خطی در نظر گرفت ، در این رساله ابتدا مدل غیرخطی خط تاخیر کنترل شده ولتاژ را بدست آورده و سپس از روی آن مدل کلی یک dll را تعیین کردیم. این مدل را در محیط matlab simulink شبیه سازی کردیم .برای مقایسه و آزمایش این مدل، یک dll را در محیط ads بستیم. مشخصات این مدار به این صورت است که خط تاخیر کنترل شده ولتاژ در این مدار از 22 سلول تاخیر با بار های دیودی استفاده می کند و فرکانس کاری مدار 16mhz می باشد. آشکارساز فاز در آن از نوع فلیپ فلاپ و فیلتر حلقه از یک خازن موازی تشکیل شده است. کلمات کلیدی: حلقه قفل شده تاخیر ، خط تاخیر کنترل شده ولتاژ ، آشکارساز فاز ، پمپ شارژ
similar resources
طراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا
Lock and settling times are two parameters which are of high importance in design of DLL-based frequency multipliers. A new architecture for DLL-based frequency multipliers in digital domain is designed in this paper. In the proposed architecture instead of using charge pump, phase frequency detector and loop filter a digital signal processor is used. Gradient algorithm is used in the proposed ...
full textطراحی حلقه قفل شده تاخیر برای گیرنده های بی سیم جهت بکارگیری در کاربردهای فرکانس بالا
In this paper, a new approach using gradient optimization algorithm for delay locked loop (DLL) is provided. Among the salient features of this structure, the proposed DLL can be quickly locked and can be used as a high-frequency circuit. In this novel architecture a digital signal processor (DSP) is used instead of phase detector, charge pump and loop filter. In digital transmitters to select ...
full textبررسی ضرایب بهینه برای بهره خط تاخیر در حلقه قفل شده تاخیر جهت اکتساب زمان نشست کم
Reducing the locking time or settling time is one of the major challenges in the design of Delay Locked Loop (DLL) based frequency synthesizer. In this paper a common structure for DLL based frequency synthesizer is considered in which the number of delay cells in the direct path is specified. Then, the designed delay locked loop is optimized using genetic algorithm (GA). GA changes the phase-v...
full textطراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا
یکی از چالشهای مهم در طراحی ضرب کنندههای فرکانسی براساس حلقه قفل شده تاخیر، کم کردن زمان قفل شدن و همگرایی مدار است. در همین راستا یک ضرب کننده فرکانسی کاملا جدید و دیجیتالی با سرعت قفل شدن بالا در این مقاله طراحی شده است. در این طراحی از یک پردازنده دیجیتالی به جای مدارات آشکار ساز فاز-فرکانس، پمپ بار و فیلتر حلقه استفاده شده است. با توجه به این تغییرات، ساختار ارائه شده دارای زمان قفل شدن ...
full textطراحی حلقه قفل شده تاخیر برای گیرندههای بی سیم جهت بکارگیری در کاربردهای فرکانس بالا
در این مقاله، یک راهکار جدید با استفاده از الگوریتم بهینه سازی گرادیان برای ساخت حلقه های قفل شده تاخیر ارائه شده است. از جمله ویژگی های برجسته این ساختار می توان به سرعت بالای قفل شدن و فرکانس بالای عملکرد مدار اشاره کرد. در این ساختار به جای بلوکهای آشکارساز فاز-فرکانس، پمپ بار و فیلتر حلقه از یک پردازنده استفاده شده است. در فرستنده های دیجیتال از یک پردازنده برای دیکد کردن، کد کردن، آشکارساز...
full textبررسی ضرایب بهینه برای بهره خط تاخیر در حلقه قفل شده تاخیر جهت اکتساب زمان نشست کم
یکی از چالشهای مهم در طراحی ضرب کنندههای فرکانسی براساس حلقه قفل شده تاخیر، کم کردن زمان قفل شدن یا زمان نشست مدار است. در همین راستا در این مقاله یک ساختار متداول برای حلقه قفل شده تاخیر در نظر گرفته میشود که در آن تعداد سلولهای تاخیر موجود در مسیر مستقیم سیگنال مشخص است. در ادامه با استفاده از الگوریتم بهینهسازی ژنتیک، حلقه قفل شده تاخیر طراحی شده مورد بررسی و پردازش قرار میگیرد. الگوریت...
full textMy Resources
document type: thesis
وزارت علوم، تحقیقات و فناوری - دانشگاه صنعتی (نوشیروانی) بابل - دانشکده مهندسی برق و کامپیوتر
Keywords
Hosted on Doprax cloud platform doprax.com
copyright © 2015-2023